数字CMOS集成电路复习笔记：序篇
目录
本博客所有文章除特别声明外，均采用 CC BY-NC-SA 4.0 许可协议。转载请注明来源 Esing的小站！
相关推荐
2024-08-28
数字CMOS集成电路复习笔记：第二篇
理想反相器 理想反相器应当有什么特性？ 近似为无穷大的输入阻抗（栅极输入） 近似为0的输出阻抗（电压输出信号不失真） 无穷大的扇出（驱动能力无穷大） 高电平噪声容限与低电平噪声容限均为电压的一半（抗噪声效果好） VOH与VOL VIH = minimum HIGH input voltage VIL = maximum LOW input voltage VOH= minimum HIGH output voltage VOL = maximum LOW output voltage 噪声容限 当数字电路相互级连时，出于电路鲁棒性的考虑，0和1离得越大越好。噪声容限体现了电路的抗干扰能力。 电阻负载型反相器 [{"url":"https://webp.esing.dev/img/image-20240831002456496_20240831_0024.png","alt":"电阻负载型反相器结构","title":""},{"url":"https://webp.esing.dev/img/image-20240831002521677_20240831_0...
2024-09-15
数字CMOS集成电路复习笔记：第四篇
阈值损失 因为MOSFET的特性，导通时漏级始终比栅极有一个阈值电压的损失！ 对于NMOS，低电平时无损失，高电平时会降低一个 VTN 输出，因此使用NMOS进行下拉； 对于NMOS，高电平时无损失，低电平时会升高一个 |VTP| 输出，因此使用PMOS进行上拉。 伪NMOS逻辑门 伪NMOS两输入或非门 若其中一个输入为高，则输出为低；若两个输入均为高，则输出更低。可看成两个NMOS并联，尺寸翻倍。 对于瞬态，相同尺寸的或非门和反相器相比，寄生电容更大，因此速度更慢！ 伪NMOS两输入与非门 考虑工程近似，认为靠近输出的NMOS管无体效应，则可以将串联的NMOS管看成一个晶体管，尺寸减半。 多输入或非门可以将NMOS进行并联实现。下拉电流等于所有导通的NMOS管流过的电流之和。同理，多输入或非门可以将NMOS进行串联实现。 问：忽略PMOS管面积，两输入与非门的驱动能力与反相器相同时，与非门的面积与反相器相比是多少？ 答案4:1。 晶体管串联，串联后尺寸减半，因此等效后和反相器的NMOS尺寸相同，为1，则减半前的两个管子各自尺寸为2。2x2=4。 离输出端近的晶体管速度...
2024-09-05
数字CMOS集成电路复习笔记：第三篇
延迟时间 传输延迟τPHL、τPLH定义为：在输入到输出波形的50％电压处（阈值电压）。 上升/下降时间τr、τf定义为10~90%的电压时间。 计算 长沟道CMOS τPHL=Cloadkn(VDD−VT0,n)[2VT0,nVDD−VT0,n+ln(4(VDD−VT0,n)VDD−1)]τPLH=Cloadkp(VDD−∣VT0,p∣)[2∣VT0,p∣VDD−∣VT0,p∣+ln(4(VDD−∣VT0,p∣)VDD−1)]\begin{aligned} \tau_{PHL}&=\dfrac{C_{load}}{k_n(V_{DD}-V_{T0,n})}\left[ \dfrac{2 V_{T0,n}}{V_{DD}-V_{T0,n}}+\ln\Big(\dfrac{4(V_{DD}-V_{T0,n})}{V_{DD}}-1\Big) \right] \\ \tau_{PLH}&=\dfrac{C_{load}}{k_p(V_{DD}-|V_{T0,p}|)}\left[ \dfrac{2 |V_{T0,p}|}{V_{DD}-|V_{T0,p}|}+\l...
2024-08-24
数字CMOS集成电路复习笔记：第一篇
概述 1958年，以德克萨斯仪器公司（TI）的科学家基尔比(Clair Kilby)为首的研究小组研制出了世界上第一块集成电路 1959年7月， 美国Fairchild公司的Noyce发明第一块单片集成电路 摩尔定律 必考概念题、简答题。 1965年，还在仙童公司的Gordon Moore(Intel公司创始人、前董事长)发现芯片上的晶体管数目每隔18个月或者24个月翻一番。 后人对摩尔定律加以扩展： 集成电路的发展：工艺每三年升级一代，集成度每三年翻二番、特征线宽约缩小30％左右，逻辑电路（以CPU为代表）的工作频率提高约30％。 区分More Moore和More than Moore！ 延续摩尔(More Moore)：结构优化和工艺微缩，继续缩小器件尺寸，延续摩尔定律。 扩展摩尔(More than Moore)：采用现有的IC技术，实现功能更全、性能更优、价值更高的电子系统。包括了模拟/RF器件、无源器件、高压大功率、传感器和生物芯片等，占集成电路市场约50%份额。 超越摩尔(Beyond Moore)：越越摩尔方向主要处在研究阶段，量子器件、自旋器件、磁通量...
2024-11-03
数字CMOS集成电路复习笔记：第十篇
考试可能会考SPICE，但是考试考SPICE不太可能
2024-10-04
数字CMOS集成电路复习笔记：第五篇
组合逻辑与时序逻辑 我们如何定义组合逻辑和时序逻辑？ 组合逻辑 (Combinational Logic) ：输出只由当前输入决定，电路没有存储单元； 时序逻辑 (Sequential Logic) ：输出由当前输入和以前的输入(电路状态)决定，用来实现需要若干步骤问题的解决，同时电路中需要存储元件来保存以前输入形成的结果。典型例子便是状态机。 对于时序逻辑，我们又可以分为两类： 异步(Asynchronous)时序电路：没有时钟，存储单元输出的变化由输入信号决定 同步(Synchronous)时序电路：统一的时钟，存储单元输出的变化在时钟沿发生 这两类对应两种状态机：Mealy和Moore。 输出和当前状态及输入有关，则称为米利（Mealy）状态机 输出只和当前状态有关，则称为摩尔（Moore）状态机 双稳态电路 交叉耦合的反相器对可以构成一个双稳态电路。本质上是一个正反馈。 能量越低越稳定，因此中间的交叉点处是非稳态。只要有一点扰动，电压就会变化到1或者0，所以中间的交叉点是非稳态。 为了改变电路保存的状态，我们可以： 使用驱动强度更强的电路（强行覆盖） 断...
评论
![[星港游记] 残月、火星与木星](https://webpn.esing.dev/img/starport.webp)
