数字逻辑电路复习笔记：序篇

发表于2025-03-20|更新于2025-03-21|学习

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计数系统、进制转换与各种各样的编码方式

数字电路初见

文章作者: Esing

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逻辑信号与各种各样的门对于数字信号，我们通常设定一个阈值。低于阈值的认为是0，高于阈值的认为是1。技术 0 1 CMOS 0-1.5V 3.5-5.0V TTL 0-0.8V 2.0-5.0V TTL逻辑门 CMOS逻辑门已经很熟悉了，今天来点大家想看的东西啊。这是怎么工作的？输入端至少有一个接低电平。A端发射结导通，VB1=1V，其它发射结均因反偏而截止，T2与T5截止，则VC2=5V。若认为VBE=0.7V，输出高电平为5-0.7-0.7=3.6V。 CMOS 逻辑门电路和 TTL 逻辑门电路二者相比有何区别？答案早期的 CMOS 与 TTL 逻辑门相比，CMOS 速度慢、功耗低，而 TTL 主要是速度快，但功耗大。后来随着制造工艺的不断改进，CMOS 电路的集成度、工作速度、功耗和抗干扰能力远优于 TTL。组合逻辑一些常见的定理一致性定理 (X+Y)(X'+Z)(Y+Z)=(X+Y)(X'+Z)被称为一致性定理，YZ称为XY项与X'Z项的一致项。证明也比较简单：若YZ为1，则Y与Z都为1，且XY或X'Z必有一个为1。已知YZ项...

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半导体物理复习笔记：第三篇

半导体中杂质和缺陷能级在实际应用的半导体材料晶格中，总是存在着偏离理想情况的各种复杂现象。首先，原子并不是静止在具有严格周期性的晶格的格点位置上，而是在其平衡位置附近振动；其次，半导体材料并不是纯净的，而是含有若干杂质，即在半导体晶格中存在着与组成半导体材料的元素不同的其他化学元素的原子；再次，实际的半导体晶格结构并不是完整无缺的，而是存在着各种形式的缺陷。这就是说，在半导体中的某些区域，晶格中的原子周期性排列被破坏，形成了各种缺陷。一般将缺陷分为三类：①点缺陷，如空位、间隙原子；②线缺陷，如位错；③面缺陷，如层错、多晶体中的晶粒间界等。我们称这三种缺陷为本征缺陷。微量杂质对半导体性质起决定性的影响，如在硅中掺入百万分之一的硼，电导率会提高百万倍。由于杂质和缺陷的存在，会使严格按周期性排列的原子所产生的周期性势场受到破坏，有可能在禁带中引入允许电子具有的能量状态（即能级）。正是由于杂质和缺陷能够在禁带中引入能级，才使它们对半导体的性质产生决定性的影响。理想半导体假设晶格原子严格按周期性排列并静止在格点位置上，而实际半导体中原子不是静止的，而是在其平衡位置附近振动。理想...

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阈值损失因为MOSFET的特性，导通时漏级始终比栅极有一个阈值电压的损失！对于NMOS，低电平时无损失，高电平时会降低一个 VTN 输出，因此使用NMOS进行下拉；对于NMOS，高电平时无损失，低电平时会升高一个 |VTP| 输出，因此使用PMOS进行上拉。伪NMOS逻辑门伪NMOS两输入或非门若其中一个输入为高，则输出为低；若两个输入均为高，则输出更低。可看成两个NMOS并联，尺寸翻倍。对于瞬态，相同尺寸的或非门和反相器相比，寄生电容更大，因此速度更慢！伪NMOS两输入与非门考虑工程近似，认为靠近输出的NMOS管无体效应，则可以将串联的NMOS管看成一个晶体管，尺寸减半。多输入或非门可以将NMOS进行并联实现。下拉电流等于所有导通的NMOS管流过的电流之和。同理，多输入或非门可以将NMOS进行串联实现。问：忽略PMOS管面积，两输入与非门的驱动能力与反相器相同时，与非门的面积与反相器相比是多少？答案4:1。晶体管串联，串联后尺寸减半，因此等效后和反相器的NMOS尺寸相同，为1，则减半前的两个管子各自尺寸为2。2x2=4。离输出端近的晶体管速度...

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金半接触及其能带图金半接触，即金属半导体接触，也是半导体器件中重要的界面。由于半导体自身材料导电类型及掺杂浓度等具体情况不同，可以形成整流接触及欧姆接触。整流接触一般用于肖特基势垒二极管、高速电路及微波技术领域，而欧姆接触则用于半导体电极与集成电路电极制作。金属、半导体功函数真空中静止电子的能级 E0：真空中静止电子所具有的能量，即真空能级金属功函数 Wm：金属中的电子从金属逸出成为真空自由电子所需要的最低能量，即真空能级与金属材料的费米能级之差 Wm=E0−(EF)mW_m = E_0 - (E_F)_m Wm=E0−(EF)m 半导体的功函数 Ws：真空能级与半导体的费米能级之差 Ws=E0−(EF)sW_s = E_0 - (E_F)_s Ws=E0−(EF)s 电子亲合能 χ：导带底到真空能级的能量间隔 χ=E0−Ec\chi = E_0 - E_c χ=E0−Ec 因此，我们又可以将半导体的功函数表示为： Ws=χ+[E0−(EF)s]=χ+EnEn=Ec−(EF)s\begin{aligned} W_s &= ...

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