[文献导读] Tau Scaling v2：从概念宣言到工程补丁

原文：A Time Scaling Theory for Multi-Layer Electronic Systems v2 - ChinaXiv.org

前言

v2 之后，韬定律更像论文了吗？

前几天，华为发布了之前那篇论文的v2版本。和v1相比，v2打了不少补丁，补充了不少细节。图、引用、基准、概念分析……应有尽有。如果说v1仅仅是大致提了个概念，拿了点内部数据做依据，那v2就是对之前的工作做个更细致的汇报与分析。

和v1相比的改动

1. 从 Further Reading 变成正式 References
   v1 后面只有 6 条 Further Reading，v2 变成了 32 条 References。引用范围覆盖 Moore、Dennard、先进互连、3D integration、Foveros、3D V-Cache、MegaScale、CloudMatrix384、硅光等内容。

2. 新增多张图
   v2 加了 τ scaling 工作空间图、LogicFolding 示意图、Kirin SoC 平台示意和 bonding interface 截面图、Kirin 频率/密度路线图、Unified Bus 示意图、Hi-ONE 示意图。

3. LogicFolding 解释明显变细
   v1 说要把逻辑折起来，v2 进一步解释了为什么混合键合 pitch 和 top metal pitch 的比例，也就是 gear ratio，会决定它到底是“离散 block partition”，还是更接近“连续 3D 设计空间”。

4. 41% 的表述改了
   v1 摘要写的是 SoC performance-core power efficiency improved by 41%。v2 改成了 41% reduction in power consumption at equivalent performance。

5. 补了 Kirin9030 Pro 对照表
   v2 明确说 Kirin 2026 和 Kirin9030 Pro 使用相同成熟工艺节点，区别在于前者使用 LogicFolding，后者是传统平面设计。表格中 Kirin 2026 在 0.9 V、2.5 GHz 下达到等性能，归一化功耗从 1 降到 0.59，归一化功率密度从 1 降到 0.944。

6. 补了热管理
   v1 基本只讲折叠带来的好处，v2 明确承认 LogicFolding 的关键挑战是热管理，并提出 thermal-aware partitioning / floorplanning：不要折叠高功耗电路，也不要让高功耗子系统空间上挤在一起。

依旧不变的卖时间

和v1类似，论文依旧点明，直接将时间当成优化手段。新加的图也在说明这件事：τ scaling 的工作空间跨越大约 12 个数量级，从 ps/ns 级的 transistor/circuit，到 ns/μs 级的 chip，再到 μs/ms/s 级的 system。

LogicFolding：v2真正补上的重点

v1 里 LogicFolding 已经是全篇最重要的案例。v2 的新增内容也主要集中在这里。

更直观的示意图

这里新增了一张图，描述了LogicFolding如何将数字、模拟、存储电路分到多个垂直堆叠的 active tier 里，再用超细间距 wafer-to-wafer hybrid bonding 连起来。理想情况下，上下两层对设计工具来说不像两个独立 die，而更像一个连续的三维逻辑织物。用这种方式，关键路径得以跨层重新组织。

用GearRatio，来评测LogicFolding

GearRatio也是v2中提出的一个关键概念。它像是在讲变速箱的齿轮比，实际上放到 LogicFolding 里也差不多：它衡量的是上下两层芯片之间的“啮合程度”。两个齿轮想要高效传动，齿距不能差得太离谱；两层有源电路想要被当成一个连续的三维逻辑空间，上下层之间的连接密度也不能差得太离谱。论文里所谓 Gear Ratio，大致可以理解为：

$$\text{Gear Ratio}\approx\frac{\text{Hybrid Bonding Pitch}}{\text{Top Metal Pitch}}$$

也就是混合键合点间距除以顶层金属布线间距。

这里的 hybrid bonding pitch，指的是上下两片晶圆通过混合键合连接时，垂直连接点之间的间距；top metal pitch，则是芯片顶层金属布线的间距。这个比例越大，说明垂直连接越稀疏；这个比例越接近 1，说明上下层之间的连接密度越接近普通片上金属布线。v2 明确说，要充分发挥 LogicFolding 的架构收益，就必须让 hybrid bonding 与 top metal routing layer 之间保持较低 pitch ratio，也就是较低的 Gear Ratio。换句话说，就是上下层连接要多。GearRatio的意义正在于此，它决定了 LogicFolding 到底是“真正的三维逻辑折叠”，还是“换皮版的 3D 堆叠”。

当 Gear Ratio 很高时，上下层连接很稀疏，设计者只能做粗粒度划分。比如这个 cache 放上层，那个逻辑模块放下层，某个模拟模块单独放一边。这种做法当然也有价值，但它更像传统的 chiplet / 3D stacking。模块之间边界很清晰，跨层连接也更像模块接口，类似这样：

Layer 2:  [ SRAM Macro ]   [ Analog Block ]

               |                 |
               | sparse bonding  |
               |                 |

Layer 1:  [ CPU Core  ]    [ NoC Block ]

这时候优化问题是离散的。设计时思考的，实际上是“模块放上还是下”。

但当 GearRatio 足够低，尤其接近 1 时，情况就变了。上下层之间的连接点非常密，垂直互连不再是稀缺资源，EDA 才有可能把一个关键路径上的逻辑门、触发器、局部 SRAM、局部互连拆到不同 active tier 上。这时候设计时要思考的，就是“cell 放上面还是下面、wire 是横着走还是竖着走”，这就从 block-level partition 变成了 cell-level / gate-level 的三维布局布线。

v2 里也专门补充说，当 vertical interconnect pitch 接近 top metal layer 的尺寸时，优化目标会发生根本变化：过去粗间距互连只能支持 macro/block 级划分，而 LogicFolding 希望把设计空间推进到连续优化，让电路可以在垂直维度上做全局协同。

具体数值

论文给了一个很具体的目标：实践上 GearRatio 最好低于 3，越低越好；现在 top metal pitch 大约是 720 nm，因此 hybrid bonding pitch 需要做到 2 μm 以下；理想情况下 GearRatio 接近 1，此时 bonding interface 上的 bird-cage routing overhead 基本消失。Kirin 2026 的 hybrid bonding pitch 达到了 1.5 μm，所以大概可以估算：

$$\frac{1.5\ \mu m}{720\ nm} = \frac{1500\ nm}{720\ nm} \approx 2.1$$

也就是说，它已经进入了论文所谓“低 Gear Ratio”的范围，但距离理想的 1 还有距离。难怪论文也说 Kirin 2026 上的 LogicFolding 仍然是保守实现：只是在关键路径上选择性 folding，而不是整个芯片全面折叠。毕竟是第一代，未来可期吧。

数据实测：Kirin 2026

v2中，放出了更多下一代芯片Kirin 2026的测试参数。相比v1，v2的描述更为严谨，给出了一张对比表：

项目	Kirin9030 Pro	Kirin 2026
温度	25 ℃
电压	1.1 V	0.9 V
频率	2.75 GHz	2.5 GHz
等性能归一化功耗	1	0.59
归一化面积		0.625
归一化功率密度		0.944

Kirin 2026 的 performance-core 在 1.1 V、环境温度下，最高频率提升接近 13%，并回到 3.1 GHz；在等性能目标下，Kirin 2026 可以降低供电电压。这就比 v1 的“能效提升 41%”更严谨，指的是“等性能下功耗从 1 降到 0.59”。也就是说，频率提升与功耗下降是在不同的条件下测试得出的。

热管理：折起来会更热

LogicFolding 听起来很美，但最大问题，或者说人人都在意、人人都能感知得到的问题，就是“热”。可别忘了，用户感知最明显的，永远不是那看不到的核心频率，而是“手上手机烫不烫”。为啥火龙888现在还要被拉出来鞭尸，就是因为这玩意烫的无法想象，以至于对其唯一印象只剩下热了。

v2 明确承认， 热管理问题依旧是最严峻的挑战。 这其实非常正常，二维芯片的热已经很麻烦了，三维堆叠之后，高功耗区域如果上下重叠，就相当于把火炉叠在火炉上。热出不去，频率和可靠性都要遭殃。

所以，论文说它采用 thermal-aware partitioning 和 floorplanning：

• 设计时刻意避免 folding 高功耗电路；
• 结构上避免高功耗子系统在空间上相邻；
• 先选择局部 critical path 做保守折叠，而不是整个芯片全面折叠。

用这种方式，可以适当缓解热问题。 折叠不是越多越好。真正要做的是折那些能显著降低 τ，但不会把热和制造复杂度一起炸掉的路径。 因此，tradeoff很重要。既要考虑性能，又要考虑热量。

v2，从宣言变成半篇工程说明

如果只看主题，v2 和 v1 没有本质区别；但如果看论文成熟度，v2 是明显进步的。来源充实了许多，示意图也更多了。数据分析相较于v1，也有了更明确的说明。虽然v1中的几个关键问题依旧没有解决，但论文内Kirin 2026的参数看起来是这么美好，以至于我都不禁期待起秋季的麒麟9050Pro了。你可以质疑华为的产品，但你不能质疑华为的技术。